Dispense di informatica

Ecco alcuni appunti e dispense di informatica da scaricare gratuitamente: direttamente dal corso universitario di ingegneria informatica alcune domande e risposte sul compito di calcolatori.


D1: Nella formula TCPU=Ni • CPI • Tck, il termine Ni non dipende
R1: dalla tecnologia microelettronica.

D2: add r3,var1 è un istruzione assembly di una CPU con ISA sintassi destinazione-sorgente con un operando implicito. Significa:
R2: r3=r3+var1

D3: I sistemi ASIC
R3: sono solo configurabili nell'hardware

D4: Il processore 8088 ha
R4: registri a 16 bit, bus dati a 8 bit e bus indirizzi a 20 bit.

D5: Nell'architettura di Harvard e di Von Neumann
R5: La prima ha due memorie per dati e istruzioni e la seconda una sola

D6: I registri
R6: sono memorie dentro alla CPU che contengono dati temporanei, istruzioni ed operandi.

D7: Per evitare che il formato delle istruzioni sia troppo lungo, i bit dell'indirizzo dell'istruzione successiva
R7: Non sono indicati esplicitamente nelle istruzioni se non nelle istruzioni di controllo e si usa il PC

D8: 1 EB corrisponde in byte a
R8: 2^60

D9: Un programma necessita 66 milioni di istruzioni e mediamente processa istruzioni a 2 cicli di clock per istruzione con una frequenza di clock di 3GHz. Qual è il tempo di CPU?
R9: 44 ms

D10: I calcolatori A,B comprati in due anni successivi hanno la CPU che migliora ogni anno di 3 volte il Tcpu (comprendente operazioni in memoria e operazioni interne nella CPU) ma hanno sempre lo stesso sottosistema di I/O per cui il tempo Tio per le operazioni di I/O rimane inalterato. Consideriamo due tipi di applicazioni - CPU bound in cui il 90% Tcpu e 10% Tio - I/O bound in cui il 30% Tcpu e 70% Tio Lo speedup di B rispetto ad A nei due casi e’ rispettivamente
R10: 2,5 e 1,25

D11: Perchè nell’8086 ci sono due ALU?
R11: Per eseguire nello stesso tempo l’operazione sugli operandi ed il calcolo dell’indirizzo o per gli operandi o per la prossima istruzione

D12: Nel processore 8086, i registri di segmento sono
R12: SS, ES, CS, DS.

D13: Sia data una cpu con parallelismo interno n=16, un bus di indirizzi na=24, un bus di dati nd=32 e istruzioni di ni=28 bit. Le istruzioni hanno campi di lunghezza fissa 6,5,5,5,7 di cui 6 bit per il codice operativo e per le istruzioni di ALU, 5 bit destinati ai campi degli operandi sorgente e destinazione e 7 per funzioni aggiuntive. Quanti sono al massimo i registri interni del register file?
R13: 32

D14: In una cpu come l’8086, un’istruzione mov ax, var1 si trova all’indirizzo A0F00h; var1 si trova all’indirizzo A0D00h in memoria; la CPU
R14: legge all’indirizzo A0F00h durante il fetch e legge all’indirizzo A0D00h durante l’execute

D15: Sapendo che CS=181E, DS=180E, SS=1826, AX=4C77, BX=A3F9, BP=B939, l'istruzione: MOV [BX],0AAh (i valori sono tutti espressi in esadecimale)
R15: l'assemblatore non è in grado di tradurre questa istruzione.

Fate un buon uso di queste dispense di informatica ed eventualmente cercate altri appunti e dispense sui compiti di calcolatori in ingegneria elettronica.

Dispense e appunti di informatica libera in PDF

Rete logica

Con questi esercizi svolti sulla rete logica apriamo una sezione del blog dedicata alle reti logiche: verranno inseriti tanti esercizi già svolti con domande e risposte sulla rete logica.

Domanda 1: Sia data la funzione logica F(x3,x2,x1,x0) = (1010 1100 1010 0000). Quale delle seguenti è la sua corrispondente sintesi minima PS?
Risp. corretta: F = (x2 + x0') (x2' + x1') (x3' + x2')

Domanda 2: Una funzione logica si dice non completamente specificata se
Risp. corretta: le uscite hanno condizioni di indifferenza.

Domanda 3: Semplificare l'espressione Y = (A B + C)' + (A + B')'
Risp. corretta: A' B + B' C'

Domanda 4: Un implicante è detto essenziale se
Risp. corretta: contiene almeno un mintermine non contenuto in nessun altro implicante.

Domanda 5: Il teorema di identità prevede che
Risp. corretta: X · 1 = X

Domanda 6: La proprietà distributiva prevede che
Risp. corretta: (X + Y) ·(X + Z) = X + Y · Z

Domanda 7: Quale delle seguenti espressioni logiche è equivalente a F = A' B (C' D' + C' D) + A B (C' D' + C' D) + A B' C' D
Risp. corretta: B. F = C' (B + A D)

Domanda 8: In una rete sequenziale
Risp. corretta: ogni segnale di uscita dipende dai valori degli ingressi in quell'istante e dai valori che gli ingressi hanno assunto negli istanti precedenti.

Domanda 9: Un mintermine è
Risp. corretta: il prodotto logico di n letterali ognuno dei quali compare in forma vera o complementata, ma mai in entrambe.

Domanda 10: Un full-adder è
Risp. corretta: una rete logica combinatoria con tre ingressi e due uscite S e R. S è la somma dei tre bit di ingresso, mentre R è il riporto.

Domanda 11: Il bistabile set-reset
Risp. corretta: è una rete logica sequenziale asincrona con due ingressi S e R e due uscite Q e Q# tale che l'uscita Q assume il valore 1 quando SR=10 e il valore 0 quando SR=01 e non cambia allorché SR=00.

Domanda 12: La funzione logica di due variabili EXOR:
Risp. corretta: vale 1 se e solo se gli ingressi sono diversi

Domanda 13: Nelle reti sequenziali asincrone
Risp. corretta: le variazioni delle configurazioni di ingresso modificano lo stato interno e le uscite in qualsiasi momento.

Domanda 14: La proprietà di decomposizione delle reti logiche prevede che:
Risp. corretta: una rete logica complessa possa essere decomposta in reti logiche più semplici (fino all’impiego di soli blocchi o gate elementari).

Domanda 15: Tra i seguenti schemi quale è una sintesi a NAND di un Bistabile Asincrono SR?
Risp. corretta: Schema 3


Domanda 1: Facendo riferimento all'Architettura di esempio, a cicli di clock successivi vengono posti a 1 i seguenti segnali (ad ogni riga corrisponde un ciclo di clock) MDRie, ACCoe MDRbusoe Questi eseguono
Risp. corretta: l'istruzione ST.

Domanda 2: Tra i seguenti schemi quale è una sintesi a NAND di un Bistabile Asincrono SR?
Risp. corretta: Schema 3

Domanda 3: Effettuare la sintesi a Flip-Flop D dell'automa a stati finiti di cui è riportato il diagramma degli stati. Indicare quale tra le soluzioni riportate è quella giusta. Nello schema, come indicato il primo numero sugli archi indica l'ingresso x e il secondo indica il valore dell'uscita O. Assegnazione degli stati: A=00, B=01, C=10, D=11.
Risp. corretta: Y0 = y1' y0' x + y0 x + y1 x Y1 = x y1' + x y0 O = y0' x'

Domanda 4: Nella rappresentazione di FSM, il diagramma degli stati è
Risp. corretta: un grafo con tanti nodi quanti gli stati e tanti archi quante le transizioni da uno stato all'altro dovute a cambiamenti degli ingressi.

Domanda 5: Facendo riferimento all'Architettura di esempio illustrata nel corso di Reti Logiche, il seguente programma in linguaggio macchina viene caricato in memoria all'indirizzo 0. Il PC viene inizializzato a 0. (i valori sono in esadecimale) 00000005 00200006 00100006 00200005 00700004 AFFB13FC BAC23AFB Quando il PC assume il valore 00004h, che cosa troviamo in memoria agli indirizzi 00005h, 00006h?
Risp. corretta: 00005h, 00005h

Domanda 6: Facendo riferimento all'Architettura di esempio, si vuole definire una nuova operazione ISZERO che imposta il flag Z se il dato contenuto in memoria all'indirizzo passato come parametro è nullo. Quale delle seguenti serie di microistruzioni corrisponde alla richiesta?
Risp. corretta: MDR <- M[MAR] ALUOUT <- 0 + MDR

Domanda 7: Facendo riferimento all'Architettura di esempio, le microistruzioni MDR <- M[MAR], ALUA <- ACC ALUOUT <- ALUA + MDR' + 1 ACC <- ALUOUT eseguono
Risp. corretta: l'istruzione SUB

Domanda 8: Facendo riferimento all'Architettura di esempio illustrata nel corso di Reti Logiche, di quanti segnali di controllo è dotato il registro MDR?
Risp. corretta: 4

Domanda 9: Analizzare la rete sequenziale riportata e determinare la funzione combinatoria di stato futuro Y0.
Risp. corretta: Y0 = X y0 + X y1

Domanda 10: Facendo riferimento all'Architettura di esempio, si vuole definire una nuova operazione RESET che azzera lo stato del processore, mettendo l'accumulatore e il program counter a 0. Quale delle seguenti serie di microistruzioni corrisponde alla richiesta?
Risp. corretta: ALUOUTie, MDRoe, (S1,S0,ZA,Cin)=0000 ACCie, PCie, ALUOUToe

Domanda 11: Analizzare la rete sequenziale riportata e determinare la funzione combinatoria di stato futuro per il flip flop 1.
Risp. corretta: Y0 = y1' y0

Per trovare altri appunti, dispense e esercizi sulla rete logica potete visitare la sezione sull'ingegneria cliccando qui.

Ecco che cos'è la rete logica in informatica

Domande su memorie e I/O

Per la sezione riguardante l'ingegneria informatica ecco alcune domande sulle memorie e I/O relative ad un compito di calcolatori del corso di ingegneria universitario.

1- indicare i 5 criteri di classificazione delle memorie

2- solitamente,quanti bit di parità sono presenti per ogni byte di dato?

3- descrivere come si calcola la proprietà pari e descrivere il procedimento di
riconoscimento dell'errore

4- elencare le 3 tecnologie di costruzione delle memorie

5- indicare le 4 proprietà delle memorie:
come si calcola l'affidabilità?
come si dividono le memorie in base all'alterabilità e alla durevolezza?
quali sono i difetti e i pregi delle memorie volatili?

6- descrivere le 4 modalità di accesso alle memorie e fornire un esempio di memoria per ognuno
descrivere le operazioni di ricerca in una memoria associativa

7- memorie in serie e memorie in parallelo,descrivere le differenze

8- spiegare le differenze tra l'organizzazione gerarchica e quella non gerarchica.

9- descrivere le motivazioni che hanno spinto ad adottare l'organizzazione gerarchica

i programmi software vedono le differenze tra le 2 gerarchie?

descrivere i livelli gerarchici delle memorie nei calcoatori

come funziona la ricerca di un dato in memoria con organizzazione gerarchica?

10- cosa significa DMA?dove viene usato?

11- elencare le 3 proprietà utilizzate per valutare le prestazioni di una memoria

12- spiegare il significato di:blocco,hit,hit rate,miss rate,hit time,miss penality

13- cosa indica il termine RAM?che caratteristiche ha?
memorie SRAM:
-come sono realizzate?
-quali sono i punti di forza?
-dove sono impiegate?
Indicare le principali caratteristiche delle 4 tipologie di sram
memorie DRAM:
-come sono realizzate?
-quali sono i punti di forza?
-dove sono impiegate?
-come viene trasmesso l'indirizzo a una memoria DRAM?
elencare i diversi tipi di dram.

14- cosa significa trasferimento burst?

15- memorie ROM:
-qual'è la sua principale caratteristica?
-elencare le tipologie di ROM(e di flash)


MEMORIE 2:

1- quali sono le funzioni(5 in tutto) del bus controller?

2- da che componenti è formato il bus di sistema?

3- il ciclo di bus:
- qual è la sua funzione?
- da quali operazioni è composto?

4- quale componente gestisce la generazione dei cicli di wait?
Con quale segnale si da il “via libera” alla CPU?

5- posso avere su un bus più di un master in scrittura alla volta?

6- come si chiama il segnale di abilitazione di ogni dispositivo?da chi viene calcolato?

7- da quanti segnali è composta l’interfaccia dell’ 8086?

8- che differenza c’è tra max mode e min mode?

9- Elencare e descrivere i 40 segnali dell’8086

10- da quanti cicli di clock è formato il ciclo di bus dell’8086?
Descrivere velocemente cosa avviene nei singoli cicli di clock

11- che funzione ha il segnale DT/R#?
Che significato ha il passaggio di ALE da 0 a 1? E da 1 a 0?

12- quali segnali indicano che i dati sono pronti per essere campionati?e “come” lo indicano?
(a livello o a fronte?e se a fronte: quale fronte?)

13- disegnare le temporizzazioni per un ciclo di lettura e per un ciclo di scrittura.

14- cosa indica il tempo di setup?
Cosa indica il tempo di access?

15- dove si vanno ad inserire i cicli di wait? Perché sono necessari?

16- come si calcola il numero di bit dell’ Address bus necessari per indirizzare una cella di memoria in un banco di capacità C?
A cosa mi servono i restanti bit?

17- Quali segnali mi servono per comporre il CS# relativo ad un banco?

18- differenza tra codifica espandibile e codifica non espandibile

19- generazione del CS# per memorie con parallelismo di 1byte,senza memorie in parallelo.(solo serie) :
- quanti segnali sono necessari per indirizzare le celle in ogni banco di capacità C?
- vedere es pag 15
N:B: -RICORDARE CHE TUTTI I SINGOLI DISPOSITIVI DI MEMORIA CHE ABBIAMO UTILIZZATO HANNO PARALLELISMO DI 1BYTE=8BIT
-SAPERE LA DIFFERENZA TRA BANCO E DISPOSITIVO
-IMPARARE A CALCOLARE GLI INDIRIZZI ANCHE A PARTIRE DA INDIRIZZI
“SCOMODI”. ad esempio: fare la mappa di memoria di 2 blocchi da 64KB messi uno dopo l’altro,con parallelismo della CPU a 8 bit e na=20, a partire dall’indirizzo 000A8 h.

20- Memorie in parallelo con indirizzamento allineato:
- sono necessari tutti gli na bit?se no,quanti ne scarto?perchè?
- guardare esercizio pag 17

21- memorie in parallelo con indirizzamento non allineato
- cosa significa idirizzamento non allineato?
- quanti cicli di bus sono necessari per un indirizzamento non allineato in cui si vuole
leggere una parola?
- indicare le 3 parti in cui si scompone l’indirizzo
- spiegare come vengono utilizzati i bit meno significativi dell’indirizzo.
- da quanti bit è composto il BHE#? Che funzione ha?
- N.B: la differenza fondamentale tra l’indirizz. Non allineato e l’indirizz. Allineato è che nel primo OGNI DISPOSITIVO ha un suo Chip Select proprio(che viene abilitato dal bit corrispondente del BHE#), nel secondo invece solo i banchi hanno un chip select proprio,i dispositivi invece no!

22- che segnali vengono utilizzati nell’8086 per la scelta dei dispositivi?


I/O 1 :

1- Per quali motivi si organizza la memoria in modo gerarchico?

2- a cosa serve il controllore di una periferica I/O?

3- quali sono le principali differenze tra una memoria e un dispositivo di I/O?

4- spiegare le differenze tra I/O mappato in memoria e Isolated I/O

5- che istruzioni vengono usate per scambiare i dati con l’IO?

6- indicare cosa vogliono dire le seguenti sigle riferite ai differenti tipi di bus:
- ISA,PCI,AGP,IDE,SCSI,USB

7- Disco magnetico:
- spiegare brevemente da cosa è formato e come avviene la lettura e scrittura dei dati.
- definire: traccia,settore,cilindro.
- come si calcola il tempo di accesso(Tacc)? Definire ogni singola componente
- che differenza c’è tra organizzazione sequenziale e org. Random?
- cosa sta a significare l’acronimo RAID?
- elencare le modalità RAID disponibili(penso ci siano da sapere solo il RAID 0 e l’1..ma sappiamo com’è la prof..)

8- cd audio,dati,DVD(spero non li chieda!)


I/O 2:

1- descrivere la transazione in polling

2- quali sono le azioni automatiche che la CPU svolge appena prima di far partire una RRI?

3- interruzioni software e hardware:
- descrivere le due tipologie e le sottocategorie
- elencare le principale differenze
- spiegare come viene notificata una interruzione nelle tipologie differenti.

4- identificazione in modo vettorizzato: descrivere le due sottocategorie

5- cos’è l’interrupt controller(PIC)?

6- descrivere come funziona la tabella delle interruzioni:quante locazioni ha?quanto è grande?
Da chi viene caricata la Interrupt table?
A cosa si riferiscono i primi 8 valori della IT?
Elencare almeno 3 tipi di eccezioni

7- Quante sono le interruzioni hardware dell’8086?

8- descrivere le fasi della gestione di un interrupt

9- quanti cicli di clock sono previsti per l’INTA? spiegare

10- come si chiama il gestore delle interruzioni usato dall’Intel per l’8086? Quante interruzioni può gestire?

11- spiegare la funzione dei seguenti blocchi all’interno dell 8259:
-IRR,IMR,ISR,TR,Priorità resolver

12- descrivere le fasi di gestione di una int. Con l’8259

13- differenza tra EOI e AEOI

14- come funziona il meccanismo delle priorità nell’8259? Quale interrupt ha la priorità più alta di default?

15- spiegare cosa definiscono i seguenti segnali di controllo: ICW1,2,3,4 e OCW1 e 2.
(non bit per bit,solo la loro funzione generale)

16- 8259 in cascata:
- a chi viene spedito l’ INTA#?
- attraverso quali segnali il master abilità i singoli slave?

17- quali sono i problemi delle interrupt che hanno portato all’utilizzo del DMAC?(spiegare cosa significa questa sigla)

18- quali sono i segnali di programmazione del DMA?

19- cos’è in grado di fare il DMA?

20- cosa significa che in modalità di trasferimento singolo il DMA “ruba” cicli alla CPU?
Quali altre possibili modalità di trasferimento ci sono?

21- cosa significa che lavoriamo in FLY-BY? E in FLY-Through?

22- disegnare il diagramma temporale di hold e holdA 

Sul blog è possibile trovare altri articoli correlati alle domande su argomenti come le memorie e gli I/O: cercate nella sezione ingegneria

Ecco alcuni appunti sulle domande e risposte di memorie e I/O

Appunti di informatica gratis

Dopo aver visto gli esercizi dei compiti sui calcolatori della materia di ingegneria informatica, ecco da scaricare appunti di informatica gratis per studenti di scuole medie, superiori e università.

D1:1 PB corrisponde in byte a
R1:2^50

D2:Sia data una cpu con parallelismo interno n=16, un bus di indirizzi na=24, un bus di dati nd=64 e istruzioni di ni=32 bit. Le istruzioni hanno campi di lunghezza fissa 8,5,5,5,9 di cui 8 bit per il codice operativo e per le istruzioni di ALU, 5 bit destinati ai campi degli operandi sorgente e destinazione e 9 per funzioni aggiuntive. Di quanti bit sono composti il PC e l'IR?
R2:24,32

D3:Nell'architettura di Harvard e di Von Neumann
R3:La prima ha due memorie per dati e istruzioni e la seconda una sola

D4:Il north e south bridge nei calcolatori elettronici attuali
R4:Sono i controllori di bus collegati rispettivamente ai dispositivi più veloci e a quelli più lenti

D5:I calcolatori A,B comprati in due anni successivi hanno la CPU che migliora ogni anno di 2 volte il Tcpu (comprendente operazioni in memoria e operazioni interne nella CPU) ma hanno sempre lo stesso sottosistema di I/O per cui il tempo Tio per le operazioni di I/O rimane inalterato. Consideriamo due tipi di applicazioni 1) CPU bound in cui il 80% Tcpu e 20% Tio 2) I/O bound in cui il 20% Tcpu e 80% Tio Lo speedup di B rispetto ad A nei due casi e’ rispettivamente
R5:1,67 e 1,11

D6:Se una CPU esegue una sequenza di 100 istruzioni con CPI=5 in media, per impiegare meno di 500 cicli di clock, devo scegliere una CPU con
R6:Un throughput maggiore

D7:Nelle architetture ld/st e nelle architetture memory-register normalmente il numero di registri espliciti nel formato della istruzione è rispettivamente
R7:3 e 2

D8:La CPU A esegue istruzioni di ALU con CPI due volte maggiore di B e istruzioni di controllo con un CPI 3 volte minore di B; a parità del resto, sapendo che, se eseguite su A, le istruzioni di ALU occupano il 60% del tempo e quelle di controllo il 20%, che speedup ha B su A? (arrotondare il risultato alla seconda cifra decimale)
R8:0,91

D9:add r2,var5 è un istruzione assembly di una CPU con ISA avente sintassi sorgente-destinazione con un operando implicito. L'istruzione significa:
R9:var5=var5+r2

D10:Sia definita una variabile byte Contatore. L'espressione MOV AL,Contatore[BX]
R10:è un'indirizzamento indiretto tramite registro base e spiazzamento.

D11:Nel processore 8086, i registri general purpose sono
R11:AX, BX, CX, DX, SI, DI, BP, SP.

D12:Con n bit si possono rappresentare un numero di valori diversi pari a
R12:2^n

D13:Detti n il parallelismo interno, na la dimensione del bus indirizzi e nd la dimensione del bus dati, nell'8086 si ha che
R13:n=16 na=20 nd=16

D14:Il data path è
R14:La parte della CPU che si occupa del trasferimento, memorizzazione ed elaborazione dei dati

D15:Dato il seguente segmento di dati dell’8086:
DATI segment at F0002h
db ?,FFh Varx
dw 0FF2h
db AA,F2,F0h
DATI ends
Cosa c’è in memoria all’indirizzo F0004?
R15:il valore F2

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Appunti di informatica

Ecco un nuovo articolo con le domande e le risposte del compito di calcolatori: da scaricare gratis come appunti di informatica direttamente dal corso di ingegneria dell'università.

D1:add r2,var5 è un istruzione assembly di una CPU con ISA avente sintassi sorgente-destinazione con un operando implicito. L'istruzione significa:
R1:var5=var5+r2

D2: Il throughput di una CPU è maggiore del reciproco del tempo di risposta
R2:se il sistema riesce a sovrapporre nel tempo l'esecuzione anche parziale di alcune operazioni.

D3:Un Peta e un Giga byte sono
R3: 2^50 e 2^30 byte

D4:I calcolatori A,B comprati in due anni successivi hanno la CPU che migliora ogni anno di 3 volte il Tcpu (comprendente operazioni in memoria e operazioni interne nella CPU) ma hanno sempre lo stesso sottosistema di I/O per cui il tempo Tio per le operazioni di I/O rimane inalterato. Consideriamo due tipi di applicazioni - CPU bound in cui il 60% Tcpu e 40% Tio - I/O bound in cui il 30% Tcpu e 70% Tio Lo speedup di B rispetto ad A nei due casi e’ rispettivamente
R4: 1,67 e 1,25

D5:Nel processore 8086, i registri general purpose sono
R5:AX, BX, CX, DX, SI, DI, BP, SP.

D6:Perché fu progettata l’architettura RISC
R6:Per ottimizzare l’esecuzione di istruzioni frequenti e ridurre così il CPI medio

D7:Sia data una cpu con parallelismo interno n=16, un bus di indirizzi na=24, un bus di dati nd=64 e istruzioni di ni=32 bit. Le istruzioni hanno campi di lunghezza fissa 8,5,5,5,9 di cui 8 bit per il codice operativo e per le istruzioni di ALU, 5 bit destinati ai campi degli operandi sorgente e destinazione e 9 per funzioni aggiuntive. Di quanti bit sono composti il PC e l'IR?
R7:24,32

D8:Se una CPU esegue una sequenza di 100 istruzioni con CPI=5 in media, per impiegare meno di 500 cicli di clock, devo scegliere una CPU con
R8:Un throughput maggiore

D9: I registri
R9:sono memorie dentro alla CPU che contengono dati temporanei, istruzioni ed operandi.

D10:L'architettura di un calcolatore secondo Von Neumann prevede
R10:una sola memoria per dati e istruzioni

D11:In una CPU con formato di istruzione fisso a 32 bit e 6 bit di codice operativo con indirizzamento esplicito di 3 operandi, avendo il codice 10d per l’istruzione add e volendo sommare il contenuto del registro r1 con se stesso per mettere il risultato in r2 (avendo 32 registri interni) , quale delle seguenti istruzioni ha una sintassi sorgente-destinazione corretta?
R11:0010 1000 0010 0001 0001 0000 0000 0000

D12:Sia definita una variabile byte Contatore. L'espressione MOV AL,Contatore
R12:è un'indirizzamento diretto.

D13:L'instruction register (IR) è
R13:il registro della CPU che contiene l'istruzione corrente

D14:Una configurazione con un Pentium con n=32, na=32, nd=64 e una memoria centrale da 256Mbyte posta a partire dagli indirizzi 00000000h, l'indirizzo A0A00004h
R14:vuole accedere ad una locazione di memoria che non esiste.

D15:Sapendo che CS=181E, DS=180E, SS=1826, AX=4C77, BX=A3F9, BP=B939, l'istruzione: MOV [BX],0AAh (i valori sono tutti espressi in esadecimale)
R15:l'assemblatore non è in grado di tradurre questa istruzione. 

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Esercizi di informatica

Per la parte di ingegneria informatica, ecco la continuazione degli esempi con domande e risposte di compiti sui calcolatori con queste soluzioni su esercizi di informatica.


D1: Le macchine RISC nascono da uno studio di modelli analitici e di benchmark dei programmi, per i quali si vede che
R1: L'80% delle istruzioni è impiegata il 20% del tempo

D2: Due processori A e B differiscono solo dell'accesso in memoria che in A è 2 volte più veloce. Sapendo che per il processore B l'accesso in memoria richiede il 60% del tempo, quant'è lo speedup di A su B? (arrotondare il risultato alla seconda cifra decimale)
R2: 1,43

D3: Dalla legge di Amdahl si desume che in un calcolatore se un miglioramento architetturale è poco usato, allora
R3: Se anche lo speedup parziale fosse infinito, lo speedup complessivo sarebbe limitato dalla percentuale di tempo in cui è usato.

D4: Nel progetto del formato delle istruzioni
R4: Si progetta la dimensione dell’istruzione e dei campi dell’istruzione

D5: Considerando l'architettura di Von Neumann e di Harvard
R5: La seconda permette di realizzare calcolatori più veloci perché si possono prelevare assieme dati ed istruzioni da due memorie diverse.

D6: Nella microarchitettura della CPU l’unico elemento visibile al programmatore è
R6: Il register file

D7: Se dopo la fase di fetch il program counter viene incrementato di n, qual è il motivo?
R7: n è il numero di byte dell'istruzione

D8: Un DSP è
R8: Un microprocessore con unità speciali per l'elaborazione di segnali digitali

D9: La sigla PCI, riferita al "bus PCI" è l'acronimo di
R9: Peripheral Component Interconnect

D10: add r2,var5 è un istruzione assembly di una CPU con ISA avente sintassi sorgente-destinazione con un operando implicito. L'istruzione significa:
R10: var5=var5+r2

D11: Nella microarchitettura di un processore ad n bit di parallelismo, gli elementi che hanno sicuramente parallelismo n sono:
R11: L’ALU e il register file

D12: Con n bit si possono rappresentare un numero di valori diversi pari a
R12: 2^n

D13: Sapendo che CS=181E, DS=180E, SS=1826, AX=4C77, BX=A3F9, BP=B939, l'istruzione: MOV [BX],0AAh (i valori sono tutti espressi in esadecimale)
R13: L'assemblatore non è in grado di tradurre questa istruzione.

D14: In un sistema con CPU 8086, un’istruzione mov var1,AL si trova all’indirizzo F0F00h; var1 si trova all’indirizzo F0D00h in memoria; la CPU
R14: Legge all’indirizzo F0F00h durante il fetch e scrive all’indirizzo F0D00h durante l’execute

D15: Specificare quale tra le seguenti NON E' un'istruzione corretta:
R15: MOV AX,[BP+DX+220]

Vi ricordiamo che qui sul blog sono presenti molti altri esempi con domande e le relative risposte che sono le soluzioni agli esercizi del compito di calcolatori del corso universitario di informatica.

Trova sul blog degli ebook tutti gli esercizi di informatica e ingegneria

Reti logiche esercizi svolti

In questo articolo vedremo alcuni esempi di reti logiche e esercizi svolti da scaricare per studenti di ingegneria informatica del corso universitario.

Domanda 1: Nell'Architettura di esempio, detti A e B gli ingressi della ALU, se (S1,S0,ZA,Cin) = 1100, la ALU esegue l'operazione
B. NOT B.

Domanda 2: Analizzare la rete sequenziale riportata e determinare la funzione combinatoria di stato futuro per il flip flop 0.
B. Y0 = y1' y0' + y1' X

Domanda 3: La distanza di Hamming tra 01101001 e 01011011 è
D. 3

Domanda 4: Facendo riferimento all'Architettura di esempio, si vuole definire una nuova operazione AND che esegue il prodotto logico tra l'accumulatore e il contenuto della memoria all'indirizzo passato come parametro e che mette il risultato nell'accumulatore. Quale delle seguenti serie di segnali corrisponde alla richiesta?
C. MDRbusie, ALUAie, ACCoe ALUOUTie, MDRoe, (S1,S0,ZA,Cin)=0011, FLAGie ACCie, ALUOUToe

Domanda 5: Il teorema di idempotenza prevede che
D. X • X = X

Domanda 6: La proprietà distributiva prevede che
D. (X + Y) •(X + Z) = X + Y • Z

Domanda 7: La funzione logica di due variabili OR:
D. vale 1 se e solo se almeno uno degli ingressi vale 1

Domanda 8: Quale delle seguenti espressioni logiche è equivalente a F = A B' + (A + C' D + A D') B + A' C' D
D. F = A + C' D

Domanda 9: Individuare l'espressione booleana che rappresenta correttamente la rete di figura.
B. C = X + Y

Domanda 10: Facendo riferimento all'Architettura di esempio illustrata nel corso di Reti Logiche, il seguente programma in linguaggio macchina viene caricato in memoria all'indirizzo 0. Il PC viene inizializzato a 0. (i valori sono in esadecimale) 00000005 00200006 00100006 00200005 00700004 AFFB13FC BAC23AFB Quando il PC assume il valore 00004h, che cosa troviamo in memoria agli indirizzi 00005h, 00006h?
D. 00005h, 00005h

Domanda 11: E' possibile ottenere una forma minima PS con
D. una copertura degli 0 che contenga solo implicati essenziali.

Domanda 12: Nelle reti sequenziali sincrone
B. le variazioni delle configurazioni di ingresso modificano lo stato interno e le uscite solo in presenza di un opportuno evento.

Domanda 13: Il tempo di hold è
A. la quantità di tempo in cui gli ingressi devono rimanere stabili dopo il fronte del clock per poter essere campionati correttamente.

Domanda 14: Facendo riferimento all'Architettura di esempio, a cicli di clock successivi vengono posti a 1 i seguenti segnali (ad ogni riga corrisponde un ciclo di clock) ALUOUTie, ACCoe, (S1,S0,ZA,Cin)=0001, ALUAie ALUOUTie, ALUOUToe, (S1,S0,ZA,Cin)=1110, FLAGie ACCie, ALUOUToe Questi eseguono
C. l'istruzione DEC.

Domanda 15: Analizzare la rete sequenziale riportata in figura e determinare la funzione combinatoria di uscita Z.
C. Z = 0

Domanda 16: In una rete combinatoria
A. ogni segnale di uscita dipende solo dai valori degli ingressi in quell'istante.

Domanda 17: Quale delle seguenti espressioni logiche è equivalente a F = x'(x+z) + a' + az
C. F = a' + z

Domanda 18: Quale delle seguenti sintesi PS corrisponde a questo schema logico?
C. F = (x2 + x0') (x2' + x1') (x3' + x2')

Domanda 19: Esprimere la funzione F(a,b,c) = (1001 1111) in forma canonica SP.
D. F = a'b'c' + a'bc + ab'c' + ab'c + abc' + abc

Domanda 20: Facendo riferimento all'Architettura di esempio illustrata nel corso di Reti Logiche, il seguente programma assembly viene assemblato e caricato in memoria all'indirizzo 0. Il PC viene inizializzato a 0. Ciclo: LD R SUB D JN Fine ST R LD Q INC ST Q JMP Ciclo Fine: JMP Fine R: 0Fh D: 03h Q: 00h Quando il PC assume il valore 8, che cosa troviamo in memoria all'indirizzo 0000Bh?
D. 5

Domanda 21: Sia data una ALU a 4 bit realizzata con 4 ALU a 1 bit. E' possibile generare il flag CARRY
C. prelevando il Carry della ALU a 1 bit più significativa (bit 3).

Domanda 22: Facendo riferimento all'Architettura di esempio, le microistruzioni MDR <- M[MAR], ALUA <- ACC ALUOUT <- ALUA + MDR ACC <- ALUOUT eseguono
C. l'istruzione ADD.

Vi ricordiamo inoltre che qui sul blog nella sezione chiamata ingegneria è possibile scaricare altre dispense con esercizi di appunti sulle reti logiche.

Cerca sul blog esercizi svolti sulle reti logiche di informatica

Domande e risposte sui calcolatori

Ecco un altro esempio di compito di calcolatori dall'ingegneria informatica con domande e risposte sui calcolatori nella materia di ingegneria informatica.

D1: Dalla legge di Amdahl si desume che in un calcolatore se un miglioramento architetturale è poco usato, allora
R1: se anche lo speedup parziale fosse infinito, lo speedup complessivo sarebbe limitato dalla percentuale di tempo in cui è usato.

D2: Nelle macchine RISC
R2: L’ISA è semplice per avere una unità di controllo semplice e veloce

D3: Se dopo la fase di fetch il program counter viene incrementato di n, qual è il motivo?
R3: n è il numero di byte dell'istruzione

D4: Sia data una cpu con parallelismo interno n=16, un bus di indirizzi na=24, un bus di dati nd=32 e istruzioni di ni=28 bit. Le istruzioni hanno campi di lunghezza fissa 6,5,5,5,7 di cui 6 bit per il codice operativo e per le istruzioni di ALU, 5 bit destinati ai campi degli operandi sorgente e destinazione e 7 per funzioni aggiuntive. Di quanti bit è formato l'Instruction Register?
R4: 28

D5: Il bus dati
R5: è un collegamento bidirezionale tra più dispositivi.

D6: Con n bit si possono rappresentare un numero di valori diversi pari a
R6: 2^n

D7: Nella microarchitettura di un processore ad n bit di parallelismo, gli elementi che hanno sicuramente parallelismo n sono:
R7: l’ALU e il register file

D8: L'istruzione POP AX esegue logicamente le operazioni
R8: AX = [SS:SP] SP = SP + 2

D9: Il livello che definisce il linguaggio macchina del calcolatore è
R9: il livello ISA.

D10: Nelle macchine RISC il CPI diminuisce rispetto alle CISC
R10: perché le istruzioni sono tutte semplici e l'implementazione hardware è più efficiente

D11: add r2,var5 è un istruzione assembly di una CPU con ISA avente sintassi sorgente-destinazione con un operando implicito. L'istruzione significa:
R11: var5=var5+r2

D12: La sigla PCI, riferita al "bus PCI" è l'acronimo di
R12: Peripheral Component Interconnect

D13: Nel calcolo del Tcpu il compilatore è importante perché
R13: può influenzare il numero di istruzioni

D14: Sia definita una variabile byte Contatore. L'espressione MOV AL,Contatore
R14: è un'indirizzamento diretto.

D15: In un sistema con CPU 8086, un’istruzione mov var1,AL si trova all’indirizzo F0F00h; var1 si trova all’indirizzo F0D00h in memoria; la CPU
R15: legge all’indirizzo F0F00h durante il fetch e scrive all’indirizzo F0D00h durante l’execute

Ti ricordiamo inoltre che qui sul blog puoi trovare altri esempi sui compiti di calcolatori con relative domande e risposte ai quesiti: buona lettura!

Ecco le risposte alle domande del compito di calcolatori

Calcolatori : ottenere indirizzo tabella interrupt

In questo nuovo articolo sui calcolatori vedremo come ottenere l'indirizzo della tabella interrupt con le relative spiegazioni.

come si ottiene l'indirizzo della cella della tabella degli interrupt corrispondente a un certo irq del dispositivo esterno ? (o più che altro, l'inizio della tabella, poi ci si aggiunge 4*irqi no?)

La CPU all'inizio carica nel registro TR(Type Register) un certo valore(negli esempi è 50h,80h e così via)
questo valore caricato coinvolge solo i 5 bit più significativi del TR.

poi arriva una richiesta al PIC, ad esempio la numero 3.
se viene accettata si somma il contenuto del TR(base) al numero dell'interruzione,e poi si manda il valore a 8 bit lungo il bus D[0:7]

a quel punto il valore (base+indice interrupt) viene moltiplicato per 4.
l'indirizzo trovato è la prima casella corrispondente all'indirizzo della RRI, formato da CS:IP (in memoria viene memorizzato all'indirizzo più basso IP , a quello più alto CS)

Una periferica manda la sua richiesta di inerrupt che arriva (ipotizzo) al piedino 2 del pic che gestisce le varie IRQ, quindi in questo caso avrò IRQ2.
A questo punto, il pic esegue alcune operazioni per verificare che tale irq non sia mascerata e che abbia la giusta priorità per essere eseguita, verificate tali ipotesi, all'interno del registro "Type Register" (sempre dentro al pic), viene scritto (dalla CPU) un valore (di solito è qualcosa del tipo 40h, o 50h), questo è quello che viene chiamato N.
Ora il pic prende N e lo somma con il numero dell'interruzione che corrisponde al piedino IRQ al quale è arrivata, nel nostro caso 2.
Avremo pertanto N+2, dove se ipotizziamo N=40h ---> 40h+2h=42h.
Tale risultato viene ora spedito alla CPU che lo elabora moltiplicandolo x4 ----> 42h x 4 = 108h.
Questo è l'indirizzo che mi serve per reperire dalla tabella i 4Byte che devono comporre a loro volta l'indirizzo (formato da CS:IP) che punterà alla prima istruzione della RRI che mi interessa.
Da notare (mi pare) che la tabella degli interrupt sia allocata nella memoria a partire dal primo indirizzo. 

L'indirizzo della routine di servizio si crea in questo modo:

CS:IP cioè CS come segmento (shiftato di 4 bit a sinistra) e IP come offset

ma questo non vuol dire che nella IT ci sia prima CS poi IP. è solo la rappresentazione di come si calcola l'indirizzo.

nella IT è presente prima IP poi CS.

Oltre all'indirizzo della specifica tabella interrupt, dei calcolatori sul blog è possibile trovare appunti e dispense di ingegneria informatica per studenti delle università cercando nella sezione ingegneria.

Tutto sui calcolatori: ecco come ottenere l'indirizzo o le coordinate della tabella interrupt

  

Esercizi reti logiche

Come per altri compiti di informatica, ecco alcuni esercizi di reti logiche già svolti: fate buon uso di questi appunti come dispense di informatica per il corso di ingegneria.

Domanda 1: La funzione di eccitazione del flip-flop JK è
D. Q(t+1) = Q(t)·K' + Q(t)'·J

Domanda 2: Facendo riferimento all'Architettura di esempio, a cicli di clock successivi vengono posti a 1 i seguenti segnali

(ad ogni riga corrisponde un ciclo di clock) ACCie, MARoe Questi eseguono
C. l'istruzione SET.

Domanda 3: La distanza di Hamming tra 01101001 e 01011011 è
C. 3

Domanda 4: Analizzare la rete sequenziale riportata e determinare la funzione combinatoria di stato futuro Y0.
C. Y0 = x + y0

Domanda 5: Individuare l'espressione booleana che rappresenta correttamente la rete di figura.
D. C = X + Y

Domanda 6: La proprietà di assorbimento prevede che
B. X · (X + Y) = X

Domanda 7: La proprietà di interconnessione delle reti logiche prevede che:
C. l'interconnessione di più reti logiche, aventi per ingresso segnali esterni o uscite di altre reti logiche e per uscite

segnali di uscita esterni o ingressi di altre reti logiche, è ancora una rete logica.

Domanda 8: Le funzioni di 2 variabili indipendenti sono:
C. 2 alla 4, cioè 16.

Domanda 9: L'espressione AB + A'C è equivalente a
D. AB + A'C + BC

Domanda 10: Le espressioni canoniche SP o PS di una funzione non completamente specificata
B. non sono uniche.

Domanda 11: Facendo riferimento all'Architettura di esempio illustrata nel corso di Reti Logiche, il seguente programma

assembly viene assemblato e caricato in memoria all'indirizzo 0. Il PC viene inizializzato a 0. Ciclo: LD R SUB D JN Fine ST

R LD Q INC ST Q JMP Ciclo Fine: JMP Fine R: 0Fh D: 03h Q: 00h Quando il PC assume il valore 8, quanti cicli di clock sono

trascorsi?
B. 210.

Domanda 12: Facendo riferimento all'Architettura di esempio illustrata nel corso di Reti Logiche, il seguente programma in

linguaggio macchina viene caricato in memoria all'indirizzo 0. Il PC viene inizializzato a 0. (i valori sono in esadecimale)

00000005 00200006 00100006 00200005 00700004 AFFB13FC BAC23AFB Quando il PC assume il valore 00004h, che cosa troviamo in

memoria agli indirizzi 00005h, 00006h?
B. 00005h, 00005h

Domanda 13: Quale delle seguenti funzioni corrisponde a questo schema logico?
Errata Risp. data: A Risp. corretta: B. F(x3,x2,x1,x0) = (1010 1100 1010 0000).

Domanda 14: Quale delle seguenti espressioni logiche è equivalente a F = (x'y + xz) (x + y')
A. F = xz

Domanda 15: Un multiplexer è
Corretta Risp. data: D Risp. corretta: D. è una rete logica avente 2^n ingressi di tipo dato, n segnali di controllo ed 1

uscita: il dato di ingresso contrassegnato dall'indice pari alla configurazione dei segnali di controllo viene posto in

uscita.

Domanda 16: Dato il seguente diagramma degli stati, effettuare la sintesi a Flip-Flop D del corrispondente automa utilizzando

la codifica: A = 00, B = 01, C = 11, D = 10. Determinare la funzione combinatoria dell'uscita e il tipo di automa (Mealy o

Moore).
D. Z = y1 y0 --- Automa di Moore

Domanda 17: Facendo riferimento all'Architettura di esempio, le microistruzioni MDR <- M[MAR], ALUA <- ACC ALUOUT <- ALUA +

MDR ACC <- ALUOUT eseguono
C. l'istruzione ADD.

Domanda 18: Nell'Architettura di esempio, detti A e B gli ingressi della ALU, se (S1,S0,ZA,Cin) = 001-, la ALU esegue

l'operazione
D. A and B.

Domanda 19: Quale delle seguenti espressioni logiche è equivalente a F = A' B C' D + A B C D' + A B' C' D + (A' B' C' D')'
B. F = A + B + C + D

Domanda 20: Sia data la funzione logica F(x3,x2,x1,x0) = (1000 -100 ---1 -01-). Quale delle seguenti è la sua corrispondente

sintesi minima SP?
B Risp. corretta: B. F = x1' x0' + x3' x2 x1' + x3 x1

Domanda 21: La differenza tra un latch e un flip-flop è che
B. nel latch la transizione di stato avviene per tutto il tempo in cui il clock è attivo, mentre nel flip-flop è conseguenza

del cambiamento del clock.

Domanda 22: Facendo riferimento all'Architettura di esempio, si vuole definire una nuova operazione AND che esegue il

prodotto logico tra l'accumulatore e il contenuto della memoria all'indirizzo passato come parametro e che mette il risultato

nell'accumulatore. Quale delle seguenti serie di segnali corrisponde alla richiesta?
B. MDRbusie, ALUAie, ACCoe ALUOUTie, MDRoe, (S1,S0,ZA,Cin)=0011, FLAGie ACCie, ALUOUToe

 Vi ricordiamo che qui sul blog sono presenti tanti altri compiti già svolti su esercizi di reti logiche: vedere la sezione ingegneria.

Appunti già svolti e risolti: pronti per il downlad da scaricare come esercizi di reti logiche

Compito di calcolatori - Ingegneria informatica

Un esempio di calcolatore

Ecco un nuovo compito di calcolatori con domande e risposte sui calcolatori. La materia è ingegneria informatica e le relative risposte e domande arrivano da un compito di università.

D1:Nella architettura di Von Neumann i dati e le istruzioni
R1:Sono codificati come stringhe binarie memorizzate nelle stesse unità di memoria

D2: Sia definita una variabile byte Contatore. L'espressione MOV AL,Contatore
R2: è un'indirizzamento diretto.

D3:Detti n il parallelismo interno, na la dimensione del bus indirizzi e nd la dimensione del bus dati, nell'8088 si ha che
R3: n=16 na=20 nd=8

D4:L'istruzione PUSH AX esegue logicamente le operazioni
R4: SP = SP - 2 [SS:SP] = AX

D5:Un’architettura ha metodo di indirizzamento non allineato
R5:Se il dato può essere allocato a partire da qualsiasi indirizzo

D6:Un DSP è
R6:Un microprocessore con unità speciali per l'elaborazione di segnali digitali

D7:Un Peta e un Giga byte sono
R7:2^50 e 2^30 byte

D8:In una CPU con formato di istruzione fisso a 32 bit e 6 bit di codice operativo con indirizzamento esplicito di 3 operandi, avendo il codice 10d per l’istruzione add e volendo sommare il contenuto del registro r1 con se stesso per mettere il risultato in r2 (avendo 32 registri interni) , quale delle seguenti istruzioni ha una sintassi sorgente-destinazione corretta?
R8:0010 1000 0010 0001 0001 0000 0000 0000

D9: Nelle macchine RISC rispetto alle CISC, considerando la legge del calcolo del Tcpu si verifica che
R9:Aumenta il Ni ma diminuiscono sia CPI che il Tck

D10:Il VX11/760
R10:È un calcolatore CISC con più di 300 istruzioni

D11:L'elapsed time (Telapsed) è il tempo
R11:complessivo per eseguire un task da parte dell’intero calcolatore

D12:Due processori A e B differiscono solo dell'accesso in memoria che in A è 2 volte più veloce. Sapendo che per il processore B l'accesso in memoria richiede il 60% del tempo, quant'è lo speedup di A su B? (arrotondare il risultato alla seconda cifra decimale)
R12:1,43

D13:Nel modello di memoria segmentata dell’8086 l’indirizzo si ottiene
R13:sommando il contenuto del segmento moltiplicato per 16 al contenuto dell’offset

D14:Sia data una cpu con parallelismo interno n=16, un bus di indirizzi na=24, un bus di dati nd=64 e istruzioni di ni=32 bit. Le istruzioni hanno campi di lunghezza fissa 8,5,5,5,9 di cui 8 bit per il codice operativo e per le istruzioni di ALU, 5 bit destinati ai campi degli operandi sorgente e destinazione e 9 per funzioni aggiuntive. Di quanti bit sono composti il PC e l'IR?
R14:24,32

D15:Il registro IP
R15:contiene l'indirizzo della prossima istruzione da eseguire. 

Mi raccomando: fate buon uso di queste domande con le risposte già fatte di un compito di calcolatori di ingegneria informatica.